O software para o projeto de FPGA é escrito em VHDL (Very High Speed Integrated Circuits Linguagem de Descrição de Hardware). Livre ferramentas de desenvolvimento fornecidas pelo fabricante Xilinx FPGA, por exemplo ISE WebPACK e ModelSim XE.
Apesar do facto de o hardware do analisador é usado FPGA XC95288XL, que é a maior família de XL, os seus recursos e elementos lógicos interna para implementar uma unidade totalmente funcional não é suficiente. Portanto, várias versões do firmware. Atualmente estão disponíveis as seguintes:
Timeanalysis (1.x)
O modo mais frequentemente utilizada de funcionamento em que as amostras são realizadas em cada impulso de relógio. Neste modo, todos os 32 canais podem ser processados simultaneamente.Documentação do firmware, para a instalação e funcionamento do dispositivo neste modo está disponível para download na seção de downloads.
Stateanalysis (2.x)
Neste modo, o barramento de dados de memória é dividida em duas partes. Menos ônibus bits significativos (bits 0 - 15) são usados para gravar amostras e bits de ordem superior (bits 16 - 31) para a gravação do carimbo de tempo. A amostra é preservada apenas se for diferente da anterior.O selo de tempo, então, determinar o número de ciclos de relógio desde a última mudança de dados.Este método dá uma espécie de compressão de dados RLE e permite estender o tempo de medição para sinais de variação lenta. A desvantagem desta modalidade é de apenas 16 canais de entrada simultaneamente processados. Documentação do firmware, para a instalação e funcionamento do dispositivo neste modo está disponível para download na seção de downloads.
LED testador
LED - testador é um programa simples para verificar rapidamente o funcionamento do analisador lógico hardware. O programa implementa um contador de 26-bit com saídas que controlam os LEDs de status. Ao programar a versão do firmware da FPGA, o usuário verá a piscar LEDs D3, D4, D5.
O processo de programação do FPGA.
Antes de usar o analisador lógico no FPGA deve ser carregado com o firmware apropriado.Consideramos que o processo de programação usando o impacto do programa (parte do ISE WebPACK) e programação Xilinx JTAG LPT (Paralela Baixar cabo III), cujo esquema está disponível na seção downloads.
Note que o diagrama do conector K6 (JTAG) é especificado no PCB, este conector está instalado, mas os condutores impressos no tabuleiro não são adequados para ele. Você deve adicionar essas linhas ao conector de sinal no PCB com fios de ligação (ver figura abaixo).
- Conecte-se à interface JTAG e analisador de lógica de programação incluir lógica de alimentação do analisador.
- Execute o impacto do programa ( Iniciar -> Programas -> Xilinx ISE -> Acessórios -> Impacto ).
- Selecione a opção " Configurar dispositivo "(configuração do dispositivo) e clique em Avançar.
- Selecione o modo de " Boundary-Scan "e clique em Avançar .
- Selecione a opção " Conectar automaticamente a cabo ... ", pressione o botão Avançar .
- O programador deve agora determinar o FPGA, como evidenciado apareceu uma foto do chip.Botão direito do mouse sobre o chip e selecione " Atribuir arquivo de configuração Novo ", na caixa de diálogo, selecione o arquivo apropriado *. jed (nos arquivos do firmware) e clique emAbrir .
- Botão direito do mouse em um chip, selecione " Programa ... ", na próxima janela deve ser incluído" opção Erase Antes de Programação "e" Verificar "e clique em OK .
- Se tudo está bem montada e ligada, o dispositivo será FPGA programada.
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